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提高模数转换器应用性能的设计建议
[COLOR=#000000]转载:电子工程专辑 作者:作者:Gary Hendrickson 高级软件工程师 Intersil公司

[/COLOR][COLOR=#000000]目前,模数转换器(ADC)已经应用于大量设备。很早以前,转换器是需要专门知识才能设计和制造的器件,因此采用转换器的解决方案成本很高。12位/500kHz的ADC在1975年卖到270美元。随着时间的推移,采用与数字集成电路相同工艺技术的现代转换器的价格急剧下降。今天同样的12位/500kHz转换器价格还不到1美元。ADC经常用于通信、仪器和测量以及计算机系统中,可方便数字信号处理和/或信息的存储。很多时候ADC功能与数字电路集成在同一芯片上,但有的设备要求必须使用独立的ADC。蜂窝电话是数字芯片中集成ADC功能的一个例子,而具有更高要求的蜂窝基站需要依赖单独的ADC来提供最佳性能。
[/COLOR][COLOR=#000000]ADC有以下一些特点:
1. 模拟输入,可以是单通道或多通道模拟输入;
2. 参考输入电压,该电压可以由外部提供,也可以在ADC内部产生;
3. 时钟输入,通常由外部提供,用于确定ADC的转换速率;
4. 电源输入,通常有模拟和数字电源引脚;
5. 数字输出,ADC可以提供并行或串行的数字输出。
图给出了典型的ADC功能框图。[/COLOR][COLOR=#000000]虽然ADC看起来非常简单,但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟放大器相同的性能限制,比如有限增益、偏置电压、共模输入电压限制和谐波失真等。ADC的采样特性需要我们更多地考虑时钟抖动和混叠。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。

[/COLOR][COLOR=#000000][B]模拟输入[/B]
[/COLOR][COLOR=#000000]要认真对待ADC的模拟输入信号,尽量使它保持干净,“无用输入”通常会导致“数字化的无用输出”。模拟信号路径应远离任何快速开关的数字信号线,以防止噪声从这些数字信号线耦合进模拟路径。 [/COLOR][COLOR=#000000]虽然简化框图给出的是单端模拟输入,但在高性能ADC上经常使用差分模拟输入。差分驱动ADC可以提供更强的共模噪声抑制性能,由于有更小的片上信号摆幅,因此一般也能获得更好的交流性能。差分驱动一般使用差分放大器或变压器实现。变压器可以提供比放大器更好的性能,因为有源放大器会带来影响总体性能的额外噪声源。但是,如果需要处理的信号含有直流成份,具有隔直流特性的变压器就不能用。在设计预驱动电路时必须考虑驱动放大器的噪声和线性性能。需要注意的是,因为高性能ADC通常有非常高的输入带宽,因此在ADC输入引脚处直接滤波可以减少混入基带的宽带噪声数量。

[/COLOR][COLOR=#000000][B]参考输入[/B]
参考输入应看作是另一个模拟输入,必须尽可能保持干净。参考电压(V[SUB]REF[/SUB])上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会规定要求的去耦电容。这些电容应放置在离ADC最近的地方。为了节省电路板面积,PCB设计师有时会将去耦电容放在PCB的背面,这种情况应尽可能避免,因为过孔的电感会降低高频时电容的去耦性能。V[SUB]REF[/SUB]通常用来设置ADC的满刻度范围,因此减小V[SUB]REF[/SUB]电压值会减小ADC的LSB值,使得ADC对系统噪声更加敏感(1V满刻度10位ADC的LSB值等于1V/2[SUP]10[/SUP]=~1mV)。[/COLOR][I][COLOR=#000000]  [IMGA=0,absMiddle]http://www.eetchina.com/ARTICLES/2007JAN/A/0701A_DC2_F1.jpg[/IMGA]
图1:典型的模数转换器功能框图 [/COLOR][/I]

[COLOR=#000000][B]时钟输入[/B] [/COLOR][COLOR=#000000]根据具体的应用,数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源:一个是由输入信号的量化引起的(正比于ADC中的位数),另一个是由时钟抖动引起的(在错误时间点采样输入信号)。根据以下公式,在非过采样ADC应用中量化噪声将限制最大可能的信噪比(SNR)值。 [/COLOR][COLOR=#000000][IMGA=0,absMiddle]http://www.eetchina.com/ARTICLES/2007JAN/A/0701A_DC2_EQ1.jpg[/IMGA]
[/COLOR][COLOR=#000000]其中,N为ADC的位数、SNR为信噪比。 [/COLOR][COLOR=#000000]从直观感觉这是有意义的:每增加一位,ADC编码的总数量就会增加一倍,量化不确定性可降低一半(6dB)。因此理论上一个10位ADC可以提供61.96dB的SNR。根据以下等式,采样时钟上的任何抖动都会进一步降低SNR: [/COLOR][COLOR=#000000][IMGA=0,absMiddle]http://www.eetchina.com/ARTICLES/2007JAN/A/0701A_DC2_EQ2.jpg[/IMGA]
[/COLOR][COLOR=#000000]其中,SNR[SUB]j[/SUB]是受抖动限制的SNR,f[SUB]a[/SUB]是模拟输入频率,t[SUB]j[/SUB]是时钟抖动的均方根(rms)值。 [/COLOR][COLOR=#000000]用抖动等于8ps的采样时钟数字化70MHz的模拟信号,可以得到接近49dB SNR的有限抖动,相当于将10位ADC的性能降低到了约8位。时钟抖动必须小于2ps才能取得等效于10位ADC的SNR。还有许多影响SNR的二阶因素,但上述等式是非常好的一阶接近函数。差分时钟常用来减小抖动。

[/COLOR][COLOR=#000000][B]电源输入[/B]
大多数ADC有分离的电源输入,一个用于模拟电路,一个用于数字电路。推荐在尽量靠近ADC的位置使用足够多的去耦电容。尽量减少PCB的过孔数量,并减小从ADC电源引脚到去耦电容的走线长度,从而使ADC和电容之间的电感为最小。就像参考电压去耦一样,电路板设计师为了节省电路板面积有时会把去耦电容放在芯片下方PCB板的背面,基于同样的理由,这种情况也应避免。ADC数据手册一般会提供推荐的去耦方案。为了达到特定的性能,电源和地经常会采用专门的PCB层实现。

[/COLOR][B]数字输出[/B]
ADC开关数字信号输出会产生瞬时噪声,并向后耦合到ADC中敏感的模拟电路部分,从而引发故障。缩短输出走线长度以减小ADC驱动的电容负载有助于减小这一影响,在ADC输出端放置串行电阻也可以降低输出电流尖峰。ADC数据手册通常对此也有一些设计建议。
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